关键词：TMS320VC5416 声码器 变速率 自适应
在当前的各种通信系统中，实时的语音编解码通常都在数字信号处理器（ＤＳＰ）上实现。ＴＩ公司生产的Ｃ５４系列ＤＳＰ具有高性能、低功耗的特点，许多语音编解码算法都可以在它上面实现。但传统的语音编解码算法都是固定速率的，它们无法适应不断变化的网络情况和满足质量要求，缺乏灵活性。而且，一般的单速率语音编解码算法的程序量大都在３０ＫＷｏｒｄ以下，运算量也大都在３０ＭＩＰＳ以下。ＴＩ公司新近推出的ＴＭＳ３２０ＶＣ５４１６芯片拥有１２８ＫＷｏｒｄ的片上ＲＡＭ空间和１６０ＭＩＰＳ的运算能力，只承载单一速率的语音编解码算法显然是一种极大的浪费。
清华大学自主开发的正弦激励线性预测（ＳＥＬＰ）系列低速率语音编码算法由于采用了合理的激励模型，在２．４ｋｂｐｓ、１．２ｋｂｐｓ和０．６ｋｂｐｓ三个速率上都具有很好的重建语音质量。其中，２．４ｋｂｐｓ速率算法的重建语音质量与国际上流行的相同速率的高质量ＡＭＢＥ算法相当，０．６ｋｂｐｓ算法重建语音的可懂度也能达到９０％以上，十分适合应用在各种军用语音通信系统中。
本文详细介绍了利用ＴＭＳ３２０ＶＣ５４１６ ＤＳＰ实现的自适应变速率ＳＥＬＰ声码器。该声码器可根据不同的速率要求自动实时地切换到不同速率的算法进行语音通信，具有很好的通用性和灵活性。
１ 声码器系统的结构和原理
声码器通信系统是建立在通用的ＭＯＤＥＭ平台上的，可以按照２．４ｋｂｐｓ、１．２ｋｂｐｓ和０．６ｋｂｐｓ中的任一个速率实现全双工语音通信。图１为整个通信系统的原理框图。
ＭＯＤＥＭ平台负责对数字码流进行调制解调和通信，声码器则负责按照ＭＯＤＥＭ的要求对语音进行编解码。ＭＯＤＥＭ把话筒提供的模拟语音送给声码器编码并将声码器的解码语音送给听筒。ＭＯＤＥＭ还负责给声码器提供码流传送时钟，声码器则按照这个时钟与ＭＯＤＥＭ交换数字码流。另外，ＭＯＤＥＭ和声码器之间还有一些控制信号线用来彼此交换状态信息。表１是ＭＯＤＥＭ和声码器之间的主要接口关系。
表1 MODEM和声码器的主要接口
功 能
AinMODEM至声码器模拟语音输入Aout声码器至MODEM模拟语音输出CLKMODEM至声码器码流传送时钟，声码器按照CLK的频率进行编解码TXD声码器至MODEM声码器至MODEM的数据线，在CLK的下降沿有效RXDMODEM至声码器MODEM至声码器的数据线，在CLK的上升沿有效PTTMODEM至声码器PCM码有效标志RTS声码器至MODEM发送码流有效标志CDMODEM至声码器接收码流有效标志虽然ＭＯＤＥＭ可以根据网络条件和外界要求自动改变速率，但是却没有专门的信号线用来通知声码器进行速率转换。注意到码流传送时钟ＣＬＫ是根据速率要求实时变化的，所以声码器通过检测ＣＬＫ的频率就可以得到当前的速率转换信息。
声码器的核心部分是一片ＴＭＳ３２０ＶＣ５４１６ ＤＳＰ芯片，负责编解码和控制工作。另外，还有一片ＴＩ公司生产的ＴＬＣ３２０ＡＩＣ１０芯片，负责语音的数模／模数（ＡＤ／ＤＡ）转换；一片ＦＰＧＡ，负责数字逻辑转换；一片２Ｍｂｉｔ容量的８位ＦＬＡＳＨ存储器２９ＬＶ０２０，负责存储所有程序和数据并在上电时加载到ＤＳＰ的片内ＲＡＭ上。声码器还有一个软件狗对系统工作状态进行实时监控，并在需要时对整个声码器进行复位。图２是声码器的原理框图。
当ＭＯＤＥＭ需要声码器进行编码时，它通过ＰＴＴ信号通知声码器，并同时向声码器发送模拟语音信号。声码器利用其中的ＡＤ／ＤＡ芯片将其采样量化为ＰＣＭ数字信号送给ＤＳＰ，ＤＳＰ则根据ＭＯＤＥＭ提供的时钟信号ＣＬＫ的频率选择不同速率的编码算法对输入ＰＣＭ信号进行编码，然后把码流通过ＴＸＤ送回给ＭＯＤＥＭ，并同时通过ＲＴＳ信号通知ＭＯＤＥＭ码流有效，ＭＯＤＥＭ就可以将码流进行调制并发送。接收时，
也是由ＭＯＤＥＭ解调出码流后按照ＣＬＫ的频率通过ＲＸＤ发给声码器，并同时通过ＣＤ信号通知声码器码流有效，声码器则对接收的码流进行解码，并利用ＡＤ／ＤＡ将解码后的ＰＣＭ语音转换为模拟语音信号送回ＭＯＤＥＭ。据此就可以设计出声码器的工作流程，如图３所示。
其中的帧同步捕捉指的是对接收到的码流的分帧工作，因为ＳＥＬＰ是基于帧结构的编解码算法，所以在解码之前需要先利用帧同步算法捕捉到每帧的起始位置。这里采用的是基于计数器的帧同步捕捉算法。
另外，由于声码器的码流收发都是按照ＣＬＫ频率连续进行的，而基于帧结构的ＳＥＬＰ编解码器对码流的输入输出却是每帧进行一次的，所以对于发送和接收码流都需要设置循环缓冲区并对每个缓冲区设置一读一写两个指针。这两个指针间的距离应大于一倍帧长。但由于声码器中给ＡＤ／ＤＡ提供采样时钟的晶振有一定误差，所以导致这两个指针移动速度不同。以输入码流缓冲区为例，其读指针应由ＳＥＬＰ编码器控制，而编码器被调用的频率由本地晶振的频率决定，所以读指针的移动速度由本地晶振控制。写指针则是由码流输入部分控制，其移动速度实际上是由对方的解码速度决定的，也就是受对方声码器的晶振控制。所以在编码后和解码前都需要进行指针调整，也就是检查码流缓冲区的读写指针间距，并根据需要丢弃一帧或复制一帧。
声码器设计和实现中的主要难点在于硬件接口的设计和ＦＬＡＳＨ上电加载部分，下面分别进行介绍。
２ 硬件接口的设计
ＴＭＳ３２０ＶＣ５４１６片上有三个多通道缓冲串口（ＭＣＢＳＰ），每个ＭＣＢＳＰ都可以作为串口使用或被初始化成通用Ｉ／Ｏ口使用。其中，ＭＣＢＳＰ０按照串口的工作方式与ＡＤ／ＤＡ相连，这部分比较简单，按照典型的连接方式即可实现。但是码流收发部分则不同，因为这部分只有一根同步时钟线ＣＬＫ和输入输出两根数据线，所以很难直接利用ＭＣＢＳＰ按串口方式实现收发。于是把ＭＣＢＳＰ１初始化成通用Ｉ／Ｏ，将ＲＸＤ与Ｉ／Ｏ口输入脚ＤＲ１相连，ＴＸＤ与Ｉ／Ｏ口的输出脚ＤＸ１相连，将ＣＬＫ与初始化为Ｉ／Ｏ口的输入脚ＦＳＲ１相连。这样在程序中就可以很方便地随时读写这三根信号线，再将时钟中断的频率设为５０ｋＨｚ（远高于ＣＬＫ可能出现的最高频率２．４ｋＨｚ），就可以在时钟中断中实时监测ＣＬＫ的变化。若发现ＣＬＫ的上升沿则读取ＲＸＤ的状态并存入码流接收缓冲区，若发现ＣＬＫ的下降沿则从码流发送缓冲区取出１ｂｉｔ送至ＴＸＤ。这样就成功地实现了码流的收发。
ＭＣＢＳＰ１被初始化为通用Ｉ／Ｏ后一共能提供６根Ｉ／Ｏ引脚线，除去码流收发占用的３根之外还有３根，正好可以用来连接ＰＴＴ、ＲＴＳ和ＣＤ信号线。这样，就可以在占用最少的ＤＳＰ资源的情况下实现码流收发和控制功能。
另一个主要问题就是速率的自适应问题，也就是说，声码器必须能够根据ＣＬＫ的频率自动选择合适的编解码算法。在上述连接方式下，这个问题也就很容易解决了，只需设立一个计数器，对ＣＬＫ的每个周期中发生的时钟中断个数进行计数即可。这样，根据计数值就可以很方便地计算出ＣＬＫ的频率。例如，时钟中断的频率是５０ｋＨｚ，那么当ＣＬＫ的频率是２．４ｋＨｚ时，计数器的值就应该在５０／２．４＝２０．８左右，当ＣＬＫ的频率是１．２ｋＨｚ时，则在４１．７左右；当ＣＬＫ的频率是０．６ｋＨｚ时，则在８３．３左右。从图２的流程中可以看出，在程序初始化前就需要检测ＣＬＫ频率，并根据ＣＬＫ的频率选择合适的编解码算法，进行相应的初始化。在程序的执行过程中也要对ＣＬＫ的频率进行实时监测，若发现频率改变就立即重新初始化声码器。这样就能够保证声码器实时地跟踪ＣＬＫ的变化，实现自适应速率切换。
对于软件狗所需的周期变化信号，则通过ＤＳＰ上的输出引脚ＸＦ给出，并在程序中及时翻转ＸＦ的电平得到。
３ 上电加载部分（Ｂｏｏｔｌｏａｄ）的实现
ＴＭＳ３２０ＶＣ５４１６ ＤＳＰ片内ＲＯＭ中有固化的自加载程序（Ｂｏｏｔｌｏａｄｅｒ），但它对被加载程序的大小有限制。在使用８ｂｉｔ ＦＬＡＳＨ的情况下，只能加载小于１６ＫＷｏｒｄ的内容。而三个速率的ＳＥＬＰ算法程序区和数据区的总数据量远远超过１６Ｋ
